VERILOG

SEJARAH VERILOG

Verilog pada awalnya dimulai sebagai perangkat lunak yang memiliki bahasa dengan model perangkat keras gatwey design automation inc sekitar tahun 1984. Dari rumor yang beredar, bahasa ini dirancang dengan mengambil fitur dari bahasa HDL paling popular pada waktu itu, yang disebut hilo dan juga dari bahasa computer tradisional seperti C.

Verilog simulator, pertama kali digunakan pada tahun 1985 dan diperpanjang substitusinya melalui pelaksanaannya pada tahun 1987. Verilog pertama adalah verilog XL, yang menambahkan beberapa fitur salah satunya yang terkenal adalah “XL-algoritma” yang merupakan metode yang sangat efisien untuk melakukan simulasi gerbang tingkat.

Pada akhir 1990, cadence design system, yang pada saat itu membuat proses film tipis simulator, memutuskan untukl membentuk getwey system otomatis. Yang saat ini menjadi pemilik bahasa verilog., baik sebagai bahasa atau sebagai simulator. Pada saat yang sama, synopsys memasarkan topdown desain metodologinya, menggunakan verilog. Ini adalah kombinasi yang kuat pada sekitar tahun 1990-an. Walaupun standardisasi tekanan pada akhirnya menyebabkan industry bergeser ke bahasa VHDL.

Verilog HDL merupakan salah satu bahasa HDL yang digunakan untuk mendeskripsikan tiap-tiap entitas dalam arsitektur suatu rangkaian logika. Bahasa Verilog distandarisasi sebagai IEEE 1364. Bahasa HDL lainnya adalah VHDL yang mendeskripsikan seluruh entitas kedalam satu kode pemrograman yang panjang.

Contoh koding verilog

.// D flip-flop Code

2.module d_ff(d,clk,q,q_bar);// mendeklarasikan semua variabel

3.input d, clk;// mendefinisikan variable input

4.output q, q_bar;// mendefinisikan variable output

5.wire d, clk;

6.reg q, q_bar;

7.

8.always @(posedge clk)

9.begin

10.q <= d;

11.q_bar <= !d;

12.end

13.

14.endmodule

Penjelasan:

module d_ff(d, clk, q, q_bar);

Menciptakan module dari perangkat keras yang hendak dibuat dan mendefinisikan variable – veriabel yang menyusunnya merupakan langkah awal ketika mulai mendesain program untuk suatu perangkat – keras. Module diatas mempunyai nama ‘d_ff ‘, yang mempunyai 4 buah variabel ; d, clk, q, & q_bar.

input d, clk;

Langkah berikutnya definisikan lebih detail variable – variable tersebut. Variabel ‘d ‘ dan ‘clk ‘ merupakan variable input.

output q, q_bar;

Mendefinisikan ‘q ‘ dan ‘q_bar ‘ sebagai variable output.

wire d, clk;

Sebagai input biasanya pin – pin tersebut hanya melewatkan pulsa masukan ( input value). Sehingga pin – pin tersebut bisa dianggap sebagai kabel perantara atau penyambung (wire).

reg q, q_bar;

Berkebalikan dengan pin – pin masukan yang hanya berfungsi sebagai kabel penghantar saja, pin – pin keluaran akan menahan pulsa keluaran ( output value). Sehingga bisa diumpamakan seperti register yang mempunyai fungsi sebagai penyimpan sementara.

Analisa : Verilog mempunyai kecepatan running lebih cepat dibandingkan VHDL, karena Verilog dibangun dari bahasa C yang merupakan bahasa aras menengah setelah bahasa assembly sedangkan VHDL dibangun menggunakan bahasa PASCAL.

Verilog mempunyai kode-kode pemrograman yang lebih sederhana dan lebih mudah dipahami dibandingkan VHDL.

DAFTAR PUSTAKA

https://id.wikipedia.org/wiki/Verilog

Modul praktikum FPGA Universitas Gunadarma